반도체 설계 엔지니어 면접 준비 예시

저는 누리세미에서 1.4GHz 목표 연산 블록의 다중 코너 STA를 검토하며, 가장 큰 문제가 특정 코너의 긴 조합 경로에서 발생하고 다른 코너에서도 여유가 작다는 점을 확인했습니다. 면적을 더 늘리는 셀 업사이징만으로는 목표를 맞추기 어렵다고 판단해, 경로의 셀 지연과 배선 지연을 나눠 보고 배치와 경로 구성을 조정한 뒤 필요한 구간에만 구동력을 보강했습니다. 변경마다 타이밍과 면적을 다시 비교해 불필요한 셀 증가를 되돌렸고, 모든 검토 코너에서 WNS를 해소하면서 블록 면적을 6% 줄였습니다. 타이밍 개선은 경로 원인과 면적 영향을 함께 검증해야 지속된다는 점을 배웠습니다.

저는 누리세미에서 ECO가 반복되는 블록들을 다중 코너 STA 결과와 ECO 이력으로 비교해 보니, 설계자와 제가 경로별 목표를 다르게 이해해 한 경로를 고친 뒤 다른 경로가 다시 문제가 되는 경우가 있었습니다. 그래서 위반 경로의 시작점과 종점, 코너별 여유, 목표 주파수를 정리하고 설계자와 경로별 타이밍 예산을 먼저 합의했습니다. 합의 내용을 ECO 우선순위와 검증 목록에 반영하고 변경 때마다 동일한 코너 집합으로 재검증했습니다. 여러 블록의 ECO 이력을 전후 비교한 결과 회차 평균이 9회에서 5회로 줄었습니다. 개선 목표를 먼저 맞추면 반복 수정도 줄일 수 있다는 점을 배웠습니다.

저는 누리세미에서 전력 그리드 검토를 할 때 기준을 넘는 전압 강하가 예상되는 구간을 중심으로 전원 패드 추가안과 스트랩 간격 축소안을 비교했습니다. 같은 전류 조건과 분석 설정을 유지해 두 안의 IR drop 결과를 확인하고, 패드 추가로 생기는 배치 면적 영향과 스트랩 보강으로 늘어나는 배선 자원도 함께 살폈습니다. 스트랩 간격을 줄이는 안이 블록 면적을 덜 잠식하면서 필요한 전원 경로를 보강한다고 판단해 적용했고, 변경 후 전력 분석 결과를 사인오프 기준과 대조했습니다. 그 결과 IR drop 기준을 충족했습니다. 대안은 같은 조건에서 비교해야 판단이 명확해진다는 점을 배웠습니다.

저는 한별디자인솔루션에서 고객사 SoC 인터페이스 블록의 타이밍 분석 보고서를 만들며 입력 지연과 출력 지연, 클록 관계, 블록 포트의 제약이 상위 통합 조건과 일치하는지 확인했습니다. 통합 결과에서 위반이 나온 경로는 블록 내부 지연과 경계 제약을 나눠 비교하고, 경로별 제약 차이를 고객사 설계팀에 전달해 수정이 필요한 조건을 함께 좁혔습니다. 이후 변경된 경계 조건을 블록 분석에 반영하고 보고서에 남겨 다음 통합 검토에서도 같은 기준을 사용했습니다. 그 결과 상위 통합 단계에서 반복되는 경계 위반을 줄였습니다. 경계 제약은 블록과 통합 양쪽의 조건을 맞춰야 한다는 점을 배웠습니다.

저는 누리세미에서 AI 가속기 SoC 연산 블록 2종을 맡아 초기 floorplan부터 배치·배선과 클록 트리 합성까지 진행했습니다. 먼저 상위에서 받은 면적과 클록 조건, 블록 인터페이스 위치를 기준으로 매크로와 주요 경로의 배치 여유를 잡고, 혼잡이 예상되는 구간은 배선 통로를 확보했습니다. 배치 후에는 혼잡도와 타이밍 경로를 확인해 셀 밀도와 배치 방향을 조정했고, 클록 트리 이후에는 삽입 지연과 스큐를 다시 점검해 타이밍 클로저 우선 경로에 반영했습니다. 이 흐름으로 연산 블록 구현과 테이프아웃 2건을 일정 내 마쳤습니다. 초기 제약을 단계별 결과로 계속 갱신해야 한다고 배웠습니다.

저는 누리세미에서 다중 코너 STA 결과를 볼 때 한 코너의 WNS만으로 ECO 우선순위를 정하지 않았습니다. 여러 코너에서 반복되는 경로인지, 여유가 얼마나 부족한지, 경로의 셀 지연과 배선 지연 중 무엇이 큰지를 함께 보고 먼저 손댈 경로를 정했습니다. 설계자와 경로별 타이밍 예산을 맞춘 뒤 변경안을 적용하고, 변경 전후를 같은 코너와 제약 조건으로 비교해 다른 코너의 회귀도 확인했습니다. 이 절차를 적용한 뒤 ECO 회차 평균은 9회에서 5회로 감소했습니다. 한 경로의 개선이 다른 코너의 악화로 이어지지 않는지 함께 확인하는 것이 타이밍 클로저의 핵심이라고 배웠습니다.

저는 누리세미에서 IR drop 검토 결과가 사인오프 기준에 가까워지면 먼저 전류 조건과 전력 모드, 전원망 연결 상태, 분석 설정이 의도한 조건인지 확인합니다. 이후 전압 강하가 집중된 위치를 전원 경로와 함께 살펴 병목 원인을 찾고, 전원 패드 추가와 스트랩 간격 축소처럼 면적 영향이 다른 대안을 같은 조건으로 비교합니다. 실제 블록에서는 스트랩 간격 축소안을 적용해 IR drop 사인오프 기준을 충족했습니다. EM 분석과 사인오프는 직접 수행한 경험으로 말씀드릴 수 없지만, 입사 후에는 회사의 분석 흐름과 기준을 익혀 담당 블록의 전류 조건부터 단계별로 검증하겠습니다. IR drop 조치는 조건을 고정한 재분석까지 이어져야 한다고 배웠습니다.

저는 누리세미에서 블록마다 반복되던 배치·배선 준비 설정을 Tcl 스크립트로 표준화하고 팀 공용 라이브러리로 배포했습니다. 실행에 필요한 블록별 입력과 공통 옵션을 분리해 재사용하도록 구성했고, 야간 실행 결과는 아침에 확인할 수 있도록 요약 리포트 자동 생성 흐름도 만들었습니다. 결과가 기존 실행 로그와 맞는지 주요 상태와 오류 항목을 대조해 확인하고, 블록 착수 때 같은 준비 항목을 적용했습니다. 그 결과 착수 준비 기간은 1주에서 2일로 줄었습니다. 자동화는 실행 자체뿐 아니라 결과를 빠르게 점검할 수 있게 만들어야 팀에서 계속 쓰인다는 점을 배웠습니다.

칩렛이나 2.5D 패키지 기반 다이 간 통합 설계는 아직 해 보지 않았습니다. 가장 가까운 경험은 한별디자인솔루션에서 고객사 SoC 인터페이스 블록의 경계 타이밍 제약을 검토한 일입니다. 블록 분석 결과와 상위 통합 위반 경로를 비교하고, 입력·출력 경계 조건과 일정 위험을 고객사 설계팀에 공유해 조건을 맞췄습니다. 이 경험으로 경계에서 생기는 타이밍 문제를 구조적으로 좁히는 기반을 쌓았습니다. 입사 후 첫 2개월 동안 기존 통합 자료와 인터페이스 제약을 익히고, 6개월 안에 담당 블록의 경계 예산을 통합 팀과 확정하는 과정에서 다이 간 통합 조건까지 학습하겠습니다.

GAA 공정을 포함한 선단 공정 물리 설계는 아직 해 보지 않았습니다. 다만 누리세미에서 1.4GHz 목표 연산 블록을 맡아 다중 코너 STA로 타이밍과 면적의 충돌을 분석하고, 구현 변경 뒤 코너별 결과를 다시 확인했습니다. 또 전력 그리드 검토에서는 대안별 면적 영향을 비교해 IR drop 사인오프 기준을 충족했습니다. 공정이 달라져도 제약을 확인하고 결과를 반복 검증하는 방식은 이어갈 수 있다고 생각합니다. 입사 후 첫 2개월 동안 차세대 블록의 공정 규칙과 기존 구현 이력을 익히고, 첫 타이밍 클로저까지 공정 특성이 배치와 배선에 미치는 영향을 체계적으로 확인하겠습니다.

저는 누리세미에서 경로별 타이밍 예산을 합의할 때 설계자와 개선 우선순위가 달랐던 경우, 다중 코너 STA 결과와 경로별 여유를 기준으로 논점을 정리했습니다. 한쪽은 특정 경로의 여유가 충분하다고 봤지만 다른 코너에서 위반이 반복되는 점을 확인해 코너별 결과와 경로 지연 구성을 공유했습니다. 이후 목표 주파수와 각 경로의 예산을 함께 정하고, 합의 내용을 ECO 우선순위와 재검증 항목에 반영했습니다. 이 절차를 적용한 뒤 ECO 회차 평균은 9회에서 5회로 줄었습니다. 의견 차이는 공통의 수치와 검증 조건을 먼저 맞추면 실행 가능한 합의로 바뀐다는 점을 배웠습니다.

저는 한별디자인솔루션에서 고객사 설계팀의 변경 요청을 받으면 먼저 변경 대상 경계 조건과 관련 블록, 필요한 재분석 범위를 목록으로 정리했습니다. 기존 타이밍 보고서와 진행 일정을 대조해 추가 검토가 필요한 항목과 예상 작업 기간을 산정하고, 주간 진행 보고서에 일정 위험과 영향 범위를 공유했습니다. 변경 내용은 질의 목록에 남겨 반복 확인을 줄이고, 고객사와 우선 확인할 조건을 맞춘 뒤 갱신된 일정을 추적했습니다. 이 방식으로 경계 조건 협의와 변경 영향 정보를 일관되게 관리했습니다. 변경 사항은 기술 영향과 일정 영향을 함께 정리해야 협업이 안정된다는 점을 배웠습니다.