반도체 설계 엔지니어 이력서 예시

합성이 끝난 넷리스트를 실제 칩 레이아웃으로 구현하는 물리 설계 엔지니어 백도윤입니다. 물리 설계 경력 6년 동안 고객사 SoC 인터페이스 블록과 AI 가속기 SoC 연산 블록의 배치·배선, 클록 트리 합성, 타이밍 분석을 수행했습니다. 현재는 누리세미에서 연산 블록의 물리 설계와 타이밍 클로저, 전력 그리드 검토를 담당하고 있습니다. 성능·전력·면적의 제약이 맞물리는 상황에서 각 지표의 우선순위를 설계자와 수치로 합의하고, 사인오프 기준을 충족하는 구현안을 찾는 것이 업무의 핵심입니다. 다중 코너 STA 결과를 경로별로 검토하고 설계자와 타이밍 예산을 합의하는 절차를 도입하면서, ECO 회차 평균을 9회에서 5회로 줄였습니다. 1.4GHz 목표 블록에서는 타이밍 위반을 해소하면서 면적을 6% 축소했고, 전력 그리드 검토에서는 전원 패드 추가안보다 면적 영향이 적은 스트랩 간격 축소안을 택해 IR drop 사인오프 기준을 충족했습니다. 수치와 제약을 함께 확인하고, 선택한 구현안이 다른 지표와 일정에 미치는 영향까지 살피는 방식으로 일해 왔습니다. [핵심 역량] - AI 가속기 SoC 연산 블록 물리 설계 - 다중 코너 STA 기반 타이밍 클로저와 ECO - 전력 그리드 설계 및 IR drop 사인오프 - 배치·배선 Tcl 흐름 표준화와 자동화 - DRC·LVS 사인오프 및 파운드리 질의 대응

라온반도체의 차세대 가속기 칩 물리 설계 조직에서 블록 구현과 타이밍 클로저 경험을 이어가고자 지원했습니다. 현재 AI 가속기 SoC 연산 블록 2종의 floorplan·배치·배선·클록 트리 합성을 맡고 있으며, 1.4GHz 목표 블록의 타이밍 위반을 해소하면서 면적을 6% 줄였습니다. 이 경험은 타이밍과 면적 제약을 동시에 다뤄야 하는 가속기 블록 물리 설계와 맞닿아 있습니다. 테이프아웃 4건을 일정 안에 마친 이력은 블록 구현뿐 아니라 사인오프와 일정 관리까지 책임져 온 과정이었습니다. 한 지표만 개선하는 해법보다 사인오프 조건과 일정까지 고려한 선택을 우선했습니다. 전력 그리드 검토 당시 전원 패드 추가안과 스트랩 간격 축소안을 비교해 면적 영향이 적은 방안을 택했고, IR drop 사인오프 기준을 충족했습니다. 타이밍 클로저 과정에서는 경로별 타이밍 예산을 설계자와 합의하면서 ECO 회차 평균을 9회에서 5회로 줄였습니다. 이러한 판단 방식은 블록 단위 설계에서 타이밍·전력·면적의 충돌을 조율하는 데 유용합니다. 입사 후에는 담당 블록의 구현 조건과 상위 통합 제약을 파악하고, 블록 경계 타이밍 예산을 맞추는 업무까지 범위를 넓히는 것을 목표로 합니다. 고객사 SoC 인터페이스 블록 설계와 상위 통합 단계의 경계 제약 검토 경험을 바탕으로, 블록 결과가 통합 단계에서 다시 문제로 돌아오지 않도록 설계 조건을 구체적으로 확인하려 합니다.

배치·배선 흐름의 Tcl 스크립트를 표준화하면서, 블록 착수 준비 기간을 기존 1주에서 2일로 단축했습니다. 야간 실행 결과를 요약하는 리포트를 자동 생성하도록 구성하여, 아침 분석에 필요한 정보를 한곳에서 확인할 수 있게 되었습니다. 스크립트는 팀 공용 라이브러리로 배포하였습니다. 멀티 전압 영역 블록에서는 전원 영역 경계를 기준으로 격리 셀을 배치하고, 전력 분석 시나리오 6개를 활용하여 사인오프 조건을 확인했습니다. 시나리오를 정리하자 블록당 전력 분석 반복 횟수가 7회에서 3회로 줄었고, 누설 전력은 목표 대비 8% 낮게 구현하는 성과를 거두었습니다. 신입 엔지니어를 대상으로 타이밍 분석 교육을 3회 진행하며 지식을 공유하기도 했습니다.