[리벨리온] IP Design Engineer 공고 분석

이 자리가 왜 생겼을까요

1하게 될 업무

• AI acceleration IP와 필수 SoC 구성 요소의 아키텍처를 정의하고 RTL을 설계합니다(IP Architecture & Design).

  이렇게 볼 수 있어요

  정해진 블록을 받아 구현만 하는 역할이 아니라 구조를 정하는 단계부터 맡습니다. 직접 설계한 블록에서 구조를 어떻게 정했는지, 그 선택이 면적이나 성능을 얼마나 바꿨는지를 경력 기술서에 함께 적어야 합니다.

• verification, SoC integration, software 팀과 협업해 IP가 시스템 안에서 문제없이 동작하게 합니다(Cross-Functional Collaboration).

  이렇게 볼 수 있어요

  IP가 단독으로 맞게 도는 것을 넘어 칩 전체와 소프트웨어 위에서 제대로 동작하는지가 기준입니다. 검증 팀이나 소프트웨어 팀의 요청을 받아 설계를 고쳐 본 경험이 협업 역량을 보여 줍니다.

• DSP 엔지니어와 소통하고 협업해 특화 알고리즘의 하드웨어 구현을 최적화합니다(DSP Implementation).

  이렇게 볼 수 있어요

  알고리즘을 다루는 엔지니어와 그것을 회로로 옮기는 설계자 사이를 잇는 일입니다. 알고리즘 명세를 받아 파이프라인이나 연산 정밀도를 조정하며 하드웨어로 옮긴 사례가 있으면 그대로 쓸 수 있습니다.

• silicon bring-up과 hardware debugging에 참여해 실제 실리콘에서 IP 성능을 검증합니다(Silicon Bring-up).

  이렇게 볼 수 있어요

  설계가 시뮬레이션에서 끝나지 않고 칩이 나온 뒤의 실측까지 이어집니다. 실리콘에서 발견한 문제를 RTL까지 거슬러 올라가 원인을 찾은 경험이 있다면 그 과정을 구체적으로 쓰는 편이 낫습니다.

2자격 요건

• SystemVerilog 또는 Verilog로 RTL을 설계한 경력이 3년 이상 필요합니다.

  이렇게 볼 수 있어요

  연차 조건은 3년이고 SystemVerilog와 Verilog 가운데 하나로 설계한 경력이면 조건에 들어갑니다. 그 기간에 어떤 블록을 설계했는지를 함께 밝혀야 전체 설계 과정 경험을 묻는 요건까지 답할 수 있습니다.

• 초기 아키텍처 정의부터 최종 RTL 구현까지 전체 설계 과정을 경험해야 합니다(Full Design Lifecycle).

  이렇게 볼 수 있어요

  남이 정한 구조를 구현만 해 본 경력으로는 이 요건을 채우기 어렵고, 한 블록의 구조를 처음 정한 경험까지 요구합니다. 3년 차라도 블록 하나를 처음부터 끝까지 맡은 사례가 있으면 그 사례가 요건에 대한 답입니다.

• logic simulation 도구(VCS, Xcelium)를 능숙하게 쓰고 복잡한 RTL 문제를 해결할 수 있어야 합니다(Simulation & Debugging).

  이렇게 볼 수 있어요

  도구 이름보다 시뮬레이션에서 원인을 좁혀 간 디버깅 과정을 묻는 요건입니다. 오래 걸렸던 버그 하나를 골라 어떤 파형과 로그로 원인을 찾았는지 설명할 수 있어야 합니다.

• Lint, CDC, DFT, Synthesis를 포함한 업계 표준 quality flow 경험이 필요합니다(Quality Toolchain).

  이렇게 볼 수 있어요

  합성과 검사 흐름을 통과시키는 일도 RTL 설계자가 챙깁니다. CDC 경고나 합성 뒤 타이밍 문제를 RTL에서 고친 사례를 들 수 있습니다.

3우대 사항

• Floating-Point 같은 특화 Arithmetic 연산기와 최적화된 buffer 구조를 설계해 본 경험을 우대합니다(Arithmetic & Buffer Design).

  이렇게 볼 수 있어요

  AI 가속 IP에 들어가는 연산기와 데이터 버퍼를 직접 다뤄 본 사람을 우대합니다. 연산 정밀도나 버퍼 크기를 어떤 근거로 정했는지 숫자로 설명할 수 있으면 경험이 구체적으로 보입니다.

• MMU 아키텍처를 깊이 이해하고 IP 설계에 ARM MMU를 활용해 본 경험을 우대합니다(Memory Management).

  이렇게 볼 수 있어요

  IP가 메모리에 접근하는 경로에서 주소 변환까지 이해하는 사람을 우대한다는 뜻입니다. ARM MMU와 연동되는 IP를 설계했다면 어떤 인터페이스로 연결했는지까지 밝혀 둘 만합니다.

• AMBA-BUS와 여러 high-performance interconnect protocol을 잘 이해하는 분을 우대합니다(Interconnect Protocols).

  이렇게 볼 수 있어요

  설계한 IP는 버스를 통해 SoC에 연결됩니다. AXI 같은 프로토콜로 IP 인터페이스를 설계해 본 경험이 있다면 프로토콜 이름까지 적어야 이 우대 사항과 연결됩니다.

• RTL 단계에서 전력 소모를 추정하고 최적화해 본 경험을 우대합니다(Power Analysis).

  이렇게 볼 수 있어요

  전력을 칩이 나온 뒤에 재는 것이 아니라 RTL을 쓰는 단계에서 줄여 본 경험을 우대합니다. 전력 추정 결과를 보고 설계를 바꿔 줄인 양을 수치로 말할 수 있는지가 이 경험의 깊이입니다.

4기타 사항

• 게시일 : 2026년 1월 28일
• 고용형태 : 해당 내용은 원본 공고에서 확인되지 않습니다.
• 근무지 : 경기도 성남시 분당구 정자일로156번길 6
• 경력 조건 : 경력 3년 이상
• 학력 조건 : 해당 내용은 원본 공고에서 확인되지 않습니다.

쓰는 기술

공고 본문에 적힌 기술만 모은 목록입니다.

• SystemVerilog
• Verilog
• VCS
• Xcelium
• Lint
• CDC
• DFT
• Synthesis
• ARM MMU
• AMBA-BUS

전형과 지원

분석 시점 공고 42건 가운데 27건이 같은 여섯 단계를 적었습니다. Software와 System Software 공고는 전부 과제나 코딩테스트를 더했고, System Software 공고 9건 가운데 8건은 평판 조회도 거칩니다. 지원할 공고의 전형절차를 본문에서 따로 확인하는 편이 안전합니다.

지원 전 준비할 것

1. 1

   블록 하나를 정의부터 bring-up까지 정리하기

   업무와 자격 요건이 아키텍처 정의, RTL, quality flow, silicon bring-up을 한 흐름으로 요구합니다. 가장 오래 맡은 블록 하나를 골라 단계마다 직접 결정한 것과 이미 정해져 있던 것을 나눠 정리해 두면 면접에서 그대로 설명할 수 있습니다.

2. 2

   quality flow 결과를 숫자로 준비하기

   Lint, CDC, DFT, Synthesis는 결과가 리포트로 남는 흐름입니다. 경고를 몇 건에서 몇 건으로 줄였는지, 합성 뒤 타이밍을 어떻게 맞췄는지 기억나는 수치를 찾아 두세요.

3. 3

   우대 사항에 해당하는 경험 고르기

   우대 사항 네 가지는 AI 가속 IP의 연산기, 메모리 접근, 버스, 전력을 각각 다룹니다. Floating-Point 연산기, ARM MMU, AMBA-BUS, RTL 전력 추정 가운데 다뤄 본 것이 있으면 프로젝트 이름과 함께 경력 기술서에 넣어 두는 것이 좋습니다.